MyHDL

python כמו שפת חומרה תיאור
הורד עכשיו

MyHDL דירוג וסיכום

פרסומת

  • Rating:
  • רישיון:
  • LGPL
  • מחיר:
  • FREE
  • שם המפרסם:
  • Jan Decaluwe
  • אתר האינטרנט של המוציא לאור:
  • http://jandecaluwe.com/

MyHDL תגים


MyHDL תיאור

Python כמו שפת חומרה תיאור MyHdl הוא קוד פתוח Python החבילה המאפשרת לך ללכת python לסיליקון. זה יכול לעזור לך להשתמש Python בתור תיאור חומרה ושפה אימות.אמצעים, אתה יכול להמיר קוד MyHDL יישום Verilog ו- VHDL באופן אוטומטי, ולקחת אותו ליישום סיליקון משם. כוחו של MyHDL פתרון אידיאלי עבור מודלים ברמה גבוהה. פייתון מפורסם באפשרות פתרונות אלגנטיים לבעיות דוגמנות מורכבות. יתר על כן, Python הוא יוצא מן הכלל לפיתוח יישומים מהיר ניסויים.הרעיון המפתח מאחורי MyHdl הוא השימוש של גנרטורים Python כדי מקביל חומרה. גנרטורים מתוארים בצורה הטובה ביותר כמו פונקציות החידוש. MyHdl גנרטורים דומים תמיד בלוקים Verilog ותהליכים במודול VHDL.A חומרה הוא מודול כפונקציה החוזרת גנרטורים. גישה זו עושה את זה פשוט כדי לתמוך בתכונות כגון היררכיה שרירותית, בשם נמל, מערכים של מופעים, מותנה. יתר על כן, MyHDL מספק שיעורים ליישם מושגים תיאור החומרה המסורתית. הוא מספק שיעור אותי כדי לתמוך בתקשורת בין גנרטורים, מחלקה לתמוך פעולות בכיוון מעט, וכיתה עבור סוגי ספירה.סימולציה ואימות של סימולטור מובנה פועל על גבי המתורגמן Python. הוא תומך צפייה waveform על ידי איתות איתות שינויים ב- VCD File.With MyHDL, מסגרת הבדיקה Python יחידה ניתן להשתמש על עיצובים חומרה. למרות בודדת יחידה היא טכניקת אימות תוכנה מודרנית, זה עדיין נדיר בעיצוב החומרה world.myhdl יכול לשמש גם שפת אימות חומרה עבור עיצובים verilog, על ידי סימולציה שיתוף עם סימולציה HDL המסורתית. Conversion ל- Verilog ו- VHDLSUB מגבלות, MyHdl עיצובים ניתן להמיר Verilog או VHDL. זה מספק נתיב לתוך זרימת עיצוב מסורתי, כולל סינתזה ויישום. עם זאת, תת הדירה להמרה הוא הרבה יותר רחב יותר מאשר סינתזה סטנדרטית משנה, וכולל תכונות שניתן להשתמש בהם עבור מודלים ברמה גבוהה ומבחן ספסלים.המיר עובד על עיצוב מיידיות כי כבר לפרוש לחלוטין. כתוצאה מכך, מבנה העיצוב המקורי יכול להיות מורכב באופן שרירותי. יתר על כן, מגבלות ההמרה חלות רק על קוד בתוך גנרטורים. מחוץ לגנרטורים, כוח מלא של Python ניתן להשתמש ללא התפשרות למרמז. Finally, ממיר ממיר מספר משימות כי הם קשה verilog או VHDL ישירות. תכונה בולטת היא הטיפול האוטומטי של בעיות אריתמטיות חתומות. דרישות: · פייתון


MyHDL תוכנה קשורה

Gerbmerge

gerbmerge היא תוכנית פאנל לוחות מעגלים מודפסים. ...

406

הורד

Gpstk

GPSTK הוא ספריית קוד פתוח וסוויטה של יישומים עבור קהילת ניווט הלוויין. ...

386

הורד

Crocopat

Crocopat הוא כלי עבור חישוב יחסי פשוט ויעיל. ...

149

הורד